0 引言

高可靠性永远是计算机系统中必不可少的重要需求，尤其是对于整个系统中用来产生统一时间信号的专用设备来说，其可靠性和精准性非常重要。时统模块的功能就是保证整个系统处在统一时间的基准上，它接收时统站发来的时间信号，完成与时统站送来时间信号的同步，同时回送一路供时统站延时检查和解调检查用，并向测控设备发送所需要的各种频率信号、时间信息和各种采样脉冲信号，来确保测控设备的定时与靶场的时间基准保持一致。

时统信号对信号噪声非常敏感，因此时统模块设计最关键的技术就是抗干扰技术。本系统采用大规模可编程逻辑器件实现修时、分频、产生时间信号和各种同步信号，以使时统接口模块集成度更高、可维护性增强；还充分考虑了EMC设计、时统信号的远距离传输；并且进行了
PCB仿真设计。

1 FPGA实现数字滤波抗干扰

大规模可编程逻辑器件(FPGA)的出现，为解决计算机系统抗干扰问题开辟了新的途径，运用FPGA实现数字信号的滤波是一种高效可靠的方法，解决了传统的应用系统中，滤波部分要占用较多的软件资源和硬件资源的问题。而且FGPA具有编程方便、集成度高、速度快等特性，可反复编程、擦除、运用，在不改动硬件设计的情况下，可实现不同的功能需求。该时统模块在FPGA内部实现了同步脉冲的提取、对时功能、自守时、脉宽调制等功能。

1.1 脉冲的提取

脉冲的提取主要包括脉冲识别、中断源判断等。为保证时统信号的精确识别，防止丢帧、误判，须要对信号整形，适当展宽。在FPGA中运用反相器对信号整形，运用信号上升沿触发D触发器输出高电平去提起中断，在CPU主板响应中断后，通过控制D触发器清零端将输出的高电平拉低。以此防止非正常情况的出现。通用时统接收处理模块设计了多路时统接收电路，可同时采集多路外部授时信号，在同时工作的情况下，系统可得到多种不同的时间信息。因此，设计时需要能精确地识别这几路不同的中断源。CPCI系统只能分配给每个CPCI设备一个中断号，使得各路中断源都要通过这一个中断号向CPU主板提起中断。设计流程中可以运用FPGA内部寄存器来识别各路中断源。如图1所示。4路信号用寄存器74373的低啦识别，在系统响应中断后，随即读取寄存器，根据寄存器位的值，判断是由哪路信号源提起的中断。屏蔽信号用于系统关断任一路中断信号源，根据需要，可用软件屏蔽一路或多路信号源，未被屏蔽的信号进入中断产生器，输出中断信号，发起中断申请。CPU主板收到时统模块的中断请求后，做出响应，系统软件根据中断响应输出时间信息。

1.2 信号内部调理

信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。

由于存在这两方面因素，当多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。在本时统接收处理模块处理单元的状态机设计中，采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消除了竞争冒险的发生条件，避免了毛刺的生。毛刺并不是对所有的输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害，我们可以说D触发器的D输入端对毛刺不敏感。根据这个特性，在本时统模块处理单元设计中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟上升沿，只要毛刺不出现在时钟的上升沿，并且不满足数据的建立和保持时间，就不会对系统造成危害(由于毛刺很短，多为几ns，基本上都不可能满足数据的建立和保持时间)。在本设计中，将有毛刺的外部输入时统信号经过两次D触发器触发，利用其对毛刺不敏感的特性，两次经过同步触发，将毛刺消除，亚稳态产生的机率变得特别低，不过信号将要延迟两个时钟周期，即40ns，两个时钟周期相对于一般时统模块μs级的精度要求来说是微不足道的，因而该方法对同步时钟精度可以认为无影响。

1.3 自守时设计

守时是指外部授时信号中断或受阻时，模块可以自行产生频率相同且脉冲沿一致的信号维持系统时间信息。在外部授时信号正常时，由其发起中断取得系统时间信息，无外部授时信号时，需由模块自行产生的信号自动接替外部授时信号的工作，同时用来维持时统信号输出，保证全系统的时间不中断。对于外部时统输入的时钟，为了定时精确，在FPGA处理单元设置5个状态，包括空闲态、A1、A、B1、B等状态，A和B分别为接收到的时统信号低和高，A1、B1分别为接收到的时统信号的第一个低和高。

本板通过调线可以设置外部输入有效电平(为高或为低)，假设有效电平设置为高，其外部时统输入的同步状态机如图2所示。本时统模块在上电状态初始化时便启动全局计数器，当在A1状态或在A状态，以板载温度补偿晶振产生的精确的32MHz时钟(误差<1Hz/32MHz)对输入时统进行循环计数直到A1或A状态改变，计数值为Count，在Count基础上分别加上SET-Offset，SET+Offset便可以设置下一个时统时钟周期上升沿调变在允许误差范围内的计数最小和最大允许值，其中SET为32MHz时钟对一个完整时统周期的计数值，Offset为门限误差。以移动标尺方式对下一次外时统输入的沿调变设置了允许误差范围。如果在此限定的计数范围内出现一次上升沿跳变，说明此时有外时统输入，该时统信号是有效的，并依据此上升沿作为同步，向外提供各种同步时统信号，同步误差为一个计数周期，即20ns。假如在此限定的计数范围内没有出现上升沿跳变，则产生一个错误标志位。说明没有外时统信号输入，或者外部输入时统信号无效，此时经由板载温补晶振产生的32MHz分频后，产生所需要的各种时统信号，对外转发，做到自守时功能。一旦有有效的外部时统输入，便可进入同步状态。若没有有效时统输入，立即转入自守时状态。

2 高速电路EMC设计

目前该时统模块主要运用于CPCI系统，基于PCIExpress接口的电路属于高速电路，硬件设计中的关键要点是高速电路设计，进行高速电路的PCB设计，首先要充分考虑电磁兼容(EMC)。因为数字电路板形成的磁场天线和电场天线往往是整机设备最大的干扰源，其EMC性能好坏直接影响到设备的功能运行和认证测试。同时，设计初期考虑电路板的EMC问题，可以降低成本，提高产品合格率，缩短开发周期，提高系统的抗干扰能力和可靠性。

数字电路板中因为分布参数引起共电源阻抗耦合和共地阻抗耦合的共模辐射是最多的，而回流面积过大、回流集中问题往往是起因；同时注意密集的过孔、通孔、过大的安全间距、电地层的分割会破坏参考面的完整性，达不到EMC预想效果。

时统接收处理模块数字电路板布局时，时钟发生/缓冲分配器首先放置，并且要满足其间隔距离要求。时钟信号先走线，可以通过串接阻尼电阻或适当的虑波，增大高速信号的上沿时间和下沿时间，减小信号产生的电磁辐射强度和谐波数量，或者采用隔离技术如光隔、变压器隔离等，同样能过滤高频噪声。在可能的情况下，高速的时钟和信号线最好能跟地走，以达到回流面积最小的效果，也能解耦电容大小配备适当，并尽量靠近器件的电地管脚附近，不但能减小信号环流面积，而且能减小电源层耦合噪声的可能性，从而减小共电源阻抗耦合的共模辐射；铺铜要宽且不能留孤岛，铜皮上多打过孔并和地良好端接；信号线不悬空并实现良好端接；器件无用管脚和地良好端接，防止形成电场天线造成共模辐射；另外，3W规则和20H规则的执行、器件的浪涌保护等也可以增强数字电路板的EMC。

3 PCB仿真技术

通过进行PCB仿真，能启发新的思想或产生新的策略，还能暴露出原系统中隐藏着的一些问题，以便及时解决。高速串行电路设计中一个重要的技术难点就是如何保证信号的完整性，在进行PCB设计过程中，有针对性地对模块进行信号完整性分析，对提高系统的抗干扰能力、可靠性有很大的帮助。在本设计中采用的仿真工具是Mentor公司Hyperlynx GHz，Hspice仿真模型由器件的生产厂家提供。

仿真的过程主要包括前仿真和后仿真，以下叙述两种仿真的具体内容。

3.1 前仿真的实现

前仿真是在进行电路布线之前进行的仿真，也即是功能仿真。前仿真的主要目的有两个：验证原理设计的正确性，为电路布线提供设计参数。所以在这个仿真过程中只需要进行一些基本参数的设置，通过调整参数对比仿真的结果，在前仿真时不需要将PCB的全部信息导入。

3.1.1 阻抗控制

PCI Express规范对信号线的特征阻抗要求为：差分阻抗100Ω，单端阻抗50Ω，特征阻抗的误差范围为±10%。特征阻抗主要由线宽、线间距、铜皮厚度、介质层厚度、介质材料等因素决定。特征阻抗的计算界面如图3所示，经计算，特征阻抗为94.5Ω，满足要求。

在高频电路中，损耗是一个需要重点考虑的因素。在设计中需要采取控制线长、选择介质等手段加以控制。根据在模块上可能出现的最坏情况设置参数：表层走线宽度0.1778mm，走线间距0.1524mm，走线厚度0.1016mm，走线长度为762mm的情况下得到结果如图4所示，进行仿真得到驱动端的眼图符合要求。

3.2 后仿真的实现

后仿真主要是在PCB绘制完成后，在前仿真的基础上将PCB相关的数据导入后再进行的仿真。在将PCB参数导入后进行仿真，结果如图5所示。信号幅度满足要求，在接收器可以识别的范围之内。

根据仿真的结果，得到如下结论：

(1)制板时，要求PCB厂家将差分阻抗控制在100Ω；
     (2)PCI Express总线要按照差分线方式走线，差分对间距保持一致；
     (3)PCI Express总线差分对之间的间距保持在0.762mm以上(有空间尽量大)；并且和其它类型信号线的间距尽量保持在0.762mm以上(有空间尽量大)。
     (4)时钟线一定要走成差分线，保持与其它信号线间距大于0.762mm。

4 结束语

本文详细介绍了作战系统时间统一同步的可靠性设计，从EMC设计、高速电路PCB设计、FPGA逻辑编程设计等几个方面介绍了时统接收处理模块的抗干扰设计及其实现方法，并用仿真技术进行仿真，从而将时统系统可能受到的干扰减到最低，提高了整个作战系统的可靠性。文中的时统模块已经应用于实际的作战系统中，效果良好。