随着数字通信系统的发展，高速数字处理系统对模拟信号和数字信号之间的转换要求越来越高。目前高性能模数转换器(ADC)的两大主要发展方向是高速、中低精度ADC和低速、高精度ADC。前端T&H电路通常是ADC设计的一个关键，其动态精度的好坏直接影响着ADC性能的优劣。

1 开环T&H电路

在超高速ADC的设计中，一般多采用全并行FLASH结构或者是时间交织结构。

而在时间交织结构中，其前端T&H电路则可以根据设计要求分别采用开环或者闭环结构。闭环结构速度较低，精度较高，而开环结构速度高，但本身精度较低。本设计中采用后者。

T&H电路的失真主要来源于非线性MOS开关电阻、开关寄生电容和开关电荷注入。MOS开关导通电阻的非线性在跟踪信号时产生的失真，也限制了电路跟踪和建立时间。因此，在超高速T&H电路中，输入采样开关必须具有较低且近乎恒定的导通电阻。

图1所示是开环T&H电路的结构，该电路主要包括采样开关、采样电容和输出缓冲器三个部分。为了解决开环电路本身线性度差的问题，本文采用了自举开关技术和加强型缓冲器技术。自举采样开关可提高开关导通电阻的线性度，且差分结构可以降低电荷注入，改善电路性能；而后端的加强型缓冲器技术则提高了带宽和增益，降低了管子尺寸和功耗，最终达到提高开环T&H电路精度的目的。

2 自举采样开关

由于采样开关在导通时可等效为一个非线性电阻，它会引入噪声和非线性失真，因此，采样开关的线性度直接影响着T&H电路的精度。现在应用中的高线性度开关主要有互补MOS开关和自举采样开关。

图2给出了本文所采用的自举采样开关的结构。该电路主要包括时钟自举和栅压自举NMOS开关两部分。其中M1～M2和C1～C2组成时钟自举电路，M3～M4和CB组成栅压自举电路。整个电路由两相不交叠时钟控制。

当时钟CLK为高时，M6～M7导通可将开关MS栅压拉到地，同时M3～M4眠管导通可对CB进行充电至Vdd；反之，当时钟CLK为低时，CB放电，M8管导通，输入信号电压VIN加到CB下极板上，开关管MS的栅极电压被提高到(VIN+Vdd)，从而使开关管的栅源电压恒定为Vdd。

由于传统的栅压自举电路中，电容CB上下极板相连的寄生电容会导致电荷共享，从而使开关的栅源电压减小。开关的栅源电压可以表示为：

其中，CP表示与充电电容CB相连的寄生电容的总和。电容C3的加入不仅可以加速M9管迅速导通，而且更重要的是降低了电路的寄生电容，减小了对输入信号造成的影响，从而提高开关MS的栅源电压，改善开关的线性度。M1～M4的尺寸可以适当大些，以加快充放电速度，另外，下拉开关M2也可以适当大些，以加速关断。沟道电荷注入也是影响开关线性度的另一个重要因素，因此，本设计加入了冗余开关管MD，以降低沟道电荷注入，改善开关的性能。

3 缓冲器设计

缓冲器作为T&H电路设计的另一个重要部分，其增益和带宽都将影响整个ADC的动态性能。在以往的开环结构中，缓冲器的结构主要有源级跟随器(SF)和单位增益放大器两种形式。SF的设计结构简单且功耗较低。理想的SF具有较好的线性度和单位增益放大能力且此性能与偏置电流和晶体管尺寸都不相关。然而，在实际运用中，SF会受到体效应和短沟效应的影响，从而导致信号衰减和增益的下降。为了提高SF的精度，只能通过改变晶体管尺寸和偏置电流，但这又与电路的功耗和速度相矛盾。此外，SF的另一个缺点是增益和线性度对设计参数不敏感，但这同时也是其优点，其对电路失配也不敏感。

相比于SF而言，单位增益放大器本身的增益也并非单位增益，需要通过设计参数调整得到。比较常用的是源级弱化交叉耦合对结构，其设计裕度比普通的差分对结构和SF结构都更大。根据本设计对带宽的要求，负载电阻不能太大。故为了保证增益，偏置电流和管子尺寸都比较大，影响电路的功耗；同时为了提高偏置电流管的电压裕度和输入共模范围，又要引入大的源级衰减电阻，而此电阻又会引入噪声跟谐波，影响电路的动态精度。

通过对以上两种结构的分析比较，结合本设计对速度和功耗的指标要求，本文采用加强型源随器技术，设计了一种可满足本设计要求的高增益、高带宽的缓冲器。

图3是本设计所采用的缓冲器结构。其中P管源随器为主管，在此源随器的基础上加入的N管用来钳位P管的源漏电压，以使得漏源电压为常数。在深亚微米工艺中，MOS管的最小沟道长度会减小，输出电阻变小且受短沟效应和背栅效应影响而是非线性，从而导致电路增益降低并引入了失真。N管可使主管的漏源电压恒定，从而使得短沟效应降低，也降低了P管的漏源电压，提高了输出电阻，从而改善了增益和线性度。与传统的级串型源随器相比，由于漏端跟栅端电压几乎保持相同的电压相位和幅度，栅漏电容也降低了，故输入电容不但不会增加，反而降低了。而低的输入电容又避免了对高频输入信号的衰减。

参考零极点分析，在适当的设计参数下，由于左半平面零点的存在，使得增益曲线中有一个上翘的过程，从而展宽了缓冲器带宽，图4所示为其缓冲的增益曲线。从图4中给出的三种结构的增益仿真结果可以看出，在驱动相同的负载情况下，本文的输出缓冲器结构增益和有效增益带宽都明显好于其他两种结构。

4 仿真结果分析

该电路采用0.18μCMOS工艺模型，输入信号峰峰值为1.6Vpp，采样频率为400 MHz，可在HSPICE仿真条件下进行设计仿真。图5给出了T&H电路的无杂散动态范围仿真结果。从图中可以看出，本T&H电路结构的静态精度为79 dB，相对于交叉耦合对结构的59 dB静态精度，有近20 dB的提高。电路的动态精度可以达到58.7 dB，相对提高了16.5 dB。可见，本文介绍的T&H电路无论是静态精度，还是动态精度都优于以往文献中的结构性能，而且在面积功耗方面也都有所缩小。

5 结束语

本文采用0.18 μm CMOS工艺设计了一种适用于TI-ADC的高速、低功耗开环T&H电路。仿真结果表明：通过采用高线性度自举开关和高增益高带宽输出缓冲器可以显著改善开环T&H电路的精度。可在400 MHz的采样频率，1.6Vpp的输入信号范围，799.8047 MHz信号输入频率下，最终获得9.5位的近似精度，同时电路功耗仅10.56mW。由此可见，本开环T&H电路的设计简单，功耗低，能够较好满足较高线性度的应用要求。