关键词：CPLD；DDFS；单片机控制；80C196

0 引 言

传统的信号源设计常采用模拟分立元件或单片压控函数发生器MAX038，可产生正弦波、方波、三角波，并通过调整外部元件改变输出频率，但由于采用模拟器件。所用元件的分散性太大，即使使用单片函数发生器，也因参数与外部元件有关(外接的电阻电容对参数影响很大)，使频率稳定度较差．精度低，抗干扰能力低，成本也高；况且其灵活性较差．而不能实现多种波形以及波形运算输出等功能。

在此，采用直接数字频率合成(DDFS)技术，并使用单片机控制CPLD的方法。由于CPLD具有可编程重置特性，因而可以方便地改变控制方式或更换波形数据。而且简单易行，易于系统升级，同时具有很高的性价比。频率合成是将一个高稳定度和一个高精度的标准频率经过运算，产生同样稳定度和精度的大量离散频率技术，一定程度上解决了既要频率稳定、精确，又要频率在较大范围内可变的矛盾。

1 DDFS的原理和特点

1．1 DDFS的基本原理

DDFS的基本原理图如图1所示。

一个完整输出波形的周期、幅值都被顺序地存放在RAM中。当RAM的地址变化时，DAC将该波形数据转换成电压波形，该电压波形的频率与RAM地址变化的速率成正比。DDFS发生器使用了相位累加技术，以控制波形在RAM中的地址。它用一个加法器代替计数器来产生RAM的顺序地址。在每一个时钟周期，存储于相位递增寄存器(Phase Increment Register，PIR)中的常数都被加到相位累加器的当前结果上。相位累加器输出的最大有效位数被用来确定波形在RAM中的地址。通过改变PIR的常数，确定每个周期中的点数，而这些点数正是用来改变整个波形的频率。当一个新相位递增寄存器的(PIR)常数被存进寄存器中，波形的输出频率便随下一个时钟周期连续地改变相位。相位累加器将依据PIR中存储的常数来改变RAM的地址，若PIR数值很小(即频率较低)时，累加器便逐步地经过每个RAM地址；当PIR的值较大时，相位累加器将跳跃某些RAM地址。

1．2 DDFS的特点

DDFS的特点如下：

(1)DDFS的频率分辨率在相位累加器的位数N足够大时，理论上可以获得相应的分辨精度，这是传统方法难以实现的。

(2)由于DDFS中不需要相位反馈控制，频率建立及频率切换快，并且与频率分辨率、频谱纯度相互独立，这一点明显优于PPL。

(3)DDFs的相位误差主要依赖于时钟的相位特性，相位误差小。另外，DDFS的相位是连续变化的，形成的信号具有良好的频谱，这是传统的直接频率合成方法无法实现的。

(4)DDFS的失真度除了受到D／A转换器本身的噪声影响外，还与离散点数N和D／A字长有着密切的关系。在高输出频率取样点数32和相应的量化级数256条件下，失真度(5．676％)已经足够小了。

2 系统设计

2．1 总体设计

系统框图如图2所示。

2．2 主要模块设计

(1)波形产生电路模块。用CPLD产生方波、正弦波、三角波和占空比可调的矩形波，从存储器读出波形数据，把数据交给D／A转换器DAC0832进行转换得到模拟波形。在CPLD内部采用层次化设计方法产生波形，底层采用硬件描述语言描述波形。

(2)键盘控制模块。用单片机80C196接8255芯片控制4×5键盘，8255得到键盘码，通过中断服务程序把键盘信息送给单片机。

(3)LED显示模块。用8个LED数码管显示占空比和频率值，接口电路简单，控制方便。LED数码管的质量轻，体积小，功耗低，接口简单方便可与8位微处理器或控制器相连。

(4)单片机控制模块。是系统的主控制器，用于控制其他模块协调工作。该系统程序的代码比较长，约几十KB，使用80C196单片机，片内有ROM，不必扩展外部ROM。

该程序需要较大的RAM，以便进行波形存储、失真度分析等操作。

2．3 参数计算

频率参数计算如下：

波形频率范围为20 Hz～20 kHz；步进为10 Hz。

因为根据公式：，因此选取的时钟频率必须为2 MHz。另外要保证20 kHz以上时，取样点数都是64点，这样时钟频率必须大于10 MHz。该系统的时钟频率采用80 MHz。综合考虑，相位累加器的时钟频率fx根据公式选取，相位累加器位数为16位，频率步进为。相位增量寄存器为16位，故最高输出频率为20 kHz。

D／A转换器的转换时间为1μs，可以保证在输出频率为1 MHz时，输出64个样点。用单片机输出控制信号与数据，CPLD芯片作为系统实现。